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5仿真实验与结果分析 利用具有4个~16个内核的高性能、低功耗三维多核系统评估本文方法。低功耗系统的内核结构以文献12]中的IntelSCC内核为基础。对于高性能系统，根据AMDMagny-Cours处理器使用的AMD系列10h微体系结构来模拟内核结构。表1给出了内核结构参数。 要低于1MB基准。对完全缓存渴求型工作负载,1MB基准的缓存尺寸较大，所以EDP最优。本文结果表明，与1MB基准相比，3D~CRP的EDP下降36.9%。因为模具成本与面积的4次方成正比，所以面积是评估三维系统性能的重要指标。使用能量延迟面积乘积（EnergyDelayAreaProduct,EDAP)作为评估能量面积效率的指标。如图6(b)所示,3D~CRP在所有工作负载集合中的性能均优于1MB基准系统,EDAP比1MB基准低57.2%。 无低皮中度W度完全J：作负找求度(a>iE规化后的EDP 无低皮中度卨度完全工作负栽级ft渴求度<bliE规化后的EDAP 图6低功耗三维多核系统与1MB基准系统对比 基于高性能三维系统评估了本文3D~CRP的设计和在线策略。图7给出了支持缓存资源共享的高性能三维系统与基于1MB静态缓存的三维基准系统的EDP和EDAP结果。可以看出，使用缓存资源共享和本文在线策略后，EDP和EDAP下降幅度低于低功耗系统。与1MB基准系统相比,3D~CRP的EDP和EDAP分别下降6.1%和21.3%。为研究本文策略的可拓展性，在十六核低功耗3D~CRP系统上评估了本文在线策略的性能。十六核三维系统有4层，每层有4个内核，每个内核有1MB私有L2缓存。 缓存和内核结构与四核3D~CRP系统相同。将16个SPEC基准融合为一个缓存渴求度较低的工作负载,并用其来评估十六核低功耗3D~CRP系统的EDP和EDAP。可以发现，运行本文在线策略的低功耗3D~CRP系统的EDP和EDAP与1MB相比分别下降19.7%和43.5%。 本文按照文献[11]方法，研究了支持微体系结 构资源共早（MicroarchitectureResourcePartake,MRP)的三维系统。为评估MPR性能提升情况，本文运行的程序尺寸是性能敏感型组件默认尺寸的4倍，并将IPC结果与默认设置下的结果相比较。对运行于单核上的应用，本文实验结果表明，MRP使性能平均提升10.4%,与只使用MRP时相比，将MRP和CRP相结合可使性能进一步提升8.7%。 6结束语 为支持资源池共享的三维系统需要设计一种能够感知应用程序缓存需求的策略，因此，本文提出一种基于缓存资源池的三维堆栈系统能效提升策略，考虑性能和能量间的相互作用，并根据系统运行负载的特点管理共享资源。通过设计的在线应用感知作业分配和缓存共享策略，实现三维系统能效的最大化。实验结果表明，只需对三维多维结构做少量变动，同时利用智能管理策略和缓存资源池共享技术即可实现系统能效提升。下一步工作将对多核系统节能问题进行研究，重点关注如何在满足时间约束条件下降低系统能耗。 参考文献 [1]LohGH.3D-stackedMemoryArchitecturesforMulti-coreProcessors[C]//Proceedingsofthe35thInternationalSymposiumonComputerArchitecture.WashingtonD.C.,USA:IEEEComputerSociety,2008:453-164. [2]CoskunAK,AyalaJL,AtienzaD,etal.DynamicThermalManagementin3DMulticoreArchitecturesC]//ProceedingsofDesign,Automation&TestinEuropeConference&Exhibition.WashingtonD.C.,USA:IEEEPress,2009:14104415. [3]ZhuravlevS,BlagodurovS,FedorovaA.AddressingSharedResourceContentioninMulticoreProcessorsviaSchedulingJ].ACMSIGARCHComputerArchitectureNews,2010,38(1):129442. [4]MartinezJF,IpekE.DynamicMulticoreResourceManagementIAMachineLearningApproachJ].IEEEMicro,2009,29(5)：8^7. [5]汪玲，黄炎，袁光辉.重用感知的非一致缓存迁移策略研究J].计算机工程,2014,40(2):81-85. [6]周本海,乔建忠，林树宽.基于多核处理器的动态共享缓存分配算法J.东北大学学报：自然科学版,2011, 32(1):131438. [7]VaradarajanK,NandySK,ShardaV,etal.MolecularCaches:ACachingStructureforDynamicCreationofApplication-specificHeterogeneousCacheRegions[C]丨丨Proceedingsofthe39thAnnualIEEE/ACMInternationalSymposiumonMicroarchitecture.WashingtonD.C.,USAIIEEEComputerSociety,2006:433-42. [8]QureshiMK,PattYN.Utility-basedCachePartitioningIA Low-overhead,High-performance,RuntimeMechanismtoPartitionSharedCachesC]//Proceedingsofthe39thAnnualIEEE/ACMInternationalSymposiumonMicroarchitecture.WashingtonD.C.,USA:IEEEComputerSociety,2006:423-132. [9]KumarR,ZyubanV,TullsenDM.InterconnectionsinMulti-coreArchitectures:UnderstandingMechanisms,OverheadsandScaling[C]//Proceedingsofthe32ndInternationalSymposiumonComputerArchitecture.WashingtonD.C./USA：IEEEPress,2005：408-119. [10]HijazF,ShiQ,KhanO.Low-latencyMechanismsforNear-thresholdOperationofPrivateCachesinSharedMemoryMulticoresC]//Proceedingsofthe45thAnnualIEEE/ACMInternationalSymposiumonMicroarchitectureWorkshops.WashingtonD.C.,USA：IEEEComputerSociety,2012:68-73. [11]HomayounH,KontorinisV,ShayanA,etal.DynamicallyHeterogeneousCoresThrough3DResourcePoolingC]//Proceedingsofthe18thInternationalSymposiumonHighPerformanceComputerArchitec-ture.WashingtonD.C.,USA:IEEEPress,2012:142. [12]HowardJ,DigheS,HoskoteY,etal.A48-coreIA^32Message-passingProcessorwithDVFSin45nmCMOSC]//Proceedingsof2010IEEEInternationalSolid-StateCircuitsConferenceDigestofTechnicalPapers.WashingtonD.C.,USA:IEEEPress,2010:108409. [13]BinkertNL,DreslinskiRG,HsuLR,etal.TheM5SimulatorIModelingNetworkedSystemsJ].IEEEMicro,2006,26(4)：52-60. [14]LiS,AhnJH,StrongRD,etal.McPAT:AnIntegratedPower,Area,andTimingModelingFrameworkforMulticoreandManycoreArchitecturesC]//Proceed-ingsofthe42ndAnnualIEEE/ACMInternationalSymposiumonMicroarchitecture.NewYork,USA:ACMPress,2009:469-480. [15]ThoziyoorS,MuralimanoharN,AhnJH,etal.CACTI5.1 J].HPLaboratories,2008,2(11):111417. [16]SrinivasanJ,AdveSV,BoseP,etal.TheCaseforLife-timeReliability-awareMicroprocessorsJ].ACMSIGARCHComputerArchitectureNews,2004,32(2)1276^83. |
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